DDR3? Meglio delle DDR2, ma perchè?

[giampa]

ottimo Vincenzo, puntuale, preciso e soprattutto CHIARO...

[Chicco85]

Davvero un ottimo intervento....


Ah, una cosa desidero sottolineare, anche se forse vado un pochino OT.

E' ormai da tempo che la vga montano le famigerate GDDR3 (o ancora prima, le GDDR2). Spesso, per questioni "pratiche" si tende ad omettere quella G, il che ci fa pensare che le stesse soluzioni impiegate ora (o in un futuro a breve termine) sul pc, siano le stesse che da anni sono sfruttate sulle vga.

La realtà invece è che, per quanto riguarda il comparto della memoria, le vga non è che siano poi tanto più avanti dei pc. Le GDDR3 infatti, sono quasi del tutto assimilabili alle DDR2 che adesso si stanno utilizzando, e le famigerate GDDR4 montate per prime sull'ATi X1950XTX, sono delle ram ibride tra le SDRAM DDR2 e le SDRAM DDR3 (da quest'ultime dovrebbero comunque ereditare il trasferimento a 8 bit al buffer I/O per ciclo di clock).

E' questo il motivo per cui, ad esempio, le GDDR3 non rispondono allo standard JEDEC DDR3, dal momento che sono due cose diverse.

[Mizar75]

Comunque, da quello che si capisce a quest'ora tarda dall'articolo che avete segnalato, è confermato che il principio concettuale rimane uguale a quello che ha caratterizzato il passaggio da DDR a DDR2. Con lo schema successivo spiego cosa voglio dire:


Dalla schematizzazione precedente si capisce come con lo stesso clock riesco a spostare una quantità doppia di dati nelle DDR3 rispetto alla DDR2.
Inoltre è migliorata l'elettronica con cui sono costruite le RAM consentendo di abbassare il voltaggio dei segnali di I/O e questo si traduce con un più basso consumo legato alle minori tensioni di esercizio.
Hanno introdotto una ODT dinamica che varia in funzione della condizione di utilizzo delle RAM (attualmente il valore dell'ODT nelle DDR2 è statico e rimane fisso al variare delle condizioni di utilizzo), consentendo una riduzione dei disturbi sul bus dati/segnali in funzione della condizione di utilizzo.
Ancora hanno introdotto un nuovo circuito per la calibrazione più precisa delle varie della resistenza di terminazione (ODT) e dei segnali di uscita, otttenendo così un migliore interfacciamento "elettrico" delle memorie con il sistema in cui verranno utilizzate al fine di minimizzare i disturbi elettrici che genrano rumore e corrompono i dati che viaggiano sul bus (mi scuso con i puristi ma ho riportato i concetti espressi nell'articolo nel modo più semplice possibile rischiando di dire delle cose non proprio precise).

Ciao a tutti e complimenti per l'ottimo forum/sito.

In merito a questo schema, che presumo tu abbia realizzato sfruttandone uno precedentemente fatto per le Ddr 2, non sono ancora del tutto sicuro, ma leggendo un po' qua e la sembrerebbe che l'I/O buffer debba andare al quadruplo della velocità delle celle di memoria, cosa che mi sembra corretta in quanto non si potrebbe avere sincronismo sull'uscita dei dati in quanto non ci sarebbero sufficienti fronti d'onda da sfruttare se si avesse una velocità solo doppia.
Adesso verifico con accuratezza e poi vi faccio sapere.
ciao
Vittorio

[v_parrello]

Ciao a tutti e complimenti per l'ottimo forum/sito.

In merito a questo schema, che presumo tu abbia realizzato sfruttandone uno precedentemente fatto per le Ddr 2, non sono ancora del tutto sicuro, ma leggendo un po' qua e la sembrerebbe che l'I/O buffer debba andare al quadruplo della velocità delle celle di memoria, cosa che mi sembra corretta in quanto non si potrebbe avere sincronismo sull'uscita dei dati in quanto non ci sarebbero sufficienti fronti d'onda da sfruttare se si avesse una velocità solo doppia.
Adesso verifico con accuratezza e poi vi faccio sapere.
ciao
Vittorio

Considera che lo schema è stato tirato giù molto velocemente soprattutto ad un'ora tarda dopo una dura giornata di lavoro facendo una similitudine come giustamente hai detto tu con il caso delle DDR2. Quindi potresti avere ragione nel senso che il principio del prefetch ad 8n bits rimane valido e rimane da fare una verifica sul fatto del clock di buffer di I/O che nello schema portato ad esempio potrebbe essere a 533 MHz.

Penso che molto presto rimettero' mani ai vari datasheet delle DDR3 (i tempi sono maturi).

Ciao e grazie,
Vincenzo

[Mizar75]

Se vuoi io un po' di materiale ce l'ho anche se, effettivamente, è ancora un po' difficile cercare di cavare un buon ragno dal buco...
Molta della roba reperibile su internet infatti è davvero vecchiotta e, sebbene poche, ho riscontrato discordanze anche tra le varie revisioni delle specifiche Jedec. Cmq mi ci sto mettendo di impegno (per lavoro) e appena ho il quadro completo ci si risente e se ne parla.
ciao
Vittorio

[v_parrello]

Se vuoi io un po' di materiale ce l'ho anche se, effettivamente, è ancora un po' difficile cercare di cavare un buon ragno dal buco...
Molta della roba reperibile su internet infatti è davvero vecchiotta e, sebbene poche, ho riscontrato discordanze anche tra le varie revisioni delle specifiche Jedec. Cmq mi ci sto mettendo di impegno (per lavoro) e appena ho il quadro completo ci si risente e se ne parla.
ciao
Vittorio

Con molto piacere!

Ciao,
Vincenzo

[giampa]

Ciao a tutti e complimenti per l'ottimo forum/sito.

ciao
Vittorio

benvenuto Vittorio, mi chiedevo cosa stavi aspettando a rompere gli indugi e cominciare a darci una mano compatibilmente con i tuoi impegni,

con stima,

Gian Paolo

[Mizar75]

Troppi impegni di lavoro e poco tempo...cercherò però di applicarmi...
Adesso sto facendo un po' di prove con delle Corsair PC3-8500 e PC3-10600 con relativi confronti DDR2. Prossimi aggiornamenti su queste stesse pagine.
Per il materiale DDR3 appena finisco di scremarlo lo posto.
Grazie per la stima, ovviamente ricambiata.
Vittorio

[Chicco85]

Tolgo dal rilevo la discussione. Vi ricordo l'eccellente focus di Vincenzo a riguardo:

http://www.nexthardware.com/focus/scheda/60.htm