uhm...potrebbe essere anke possibile: infatti, l'arkitettura P6 è dotata di tre pipeline, ke lavorano a frequenza standard, è ogni pipeline ha una profondità di 12 stadi, mentre il P4 è dotato di solo due pipeline ke lavorano a frequenza doppia rispetto al resto della CPU(cache ed FPU) ed ogni pipeline ha una profondità di 20 stadi. Ora, con codice ottimizzato per P6, l'arkitettura del P4 potrebbe faticare, soprattutto a causa dei tempi di latenza maggiori rispetto all'impiego di tre alu. Inoltre, nel caso di un salto incondizionato ( per esempio una kiamata IRQ, ke è imprevedibile) le pipeline vanno svuotate x poi essere rimesse a pieno carico, e sul P4 questo comporta prestazioni pessime. E' x questo ke Intel sta proponendo (in realta sta forzando) l'utilizzo del compilatore ottimizzato x p4. C'è di buono xò ke una pipeline + profonda può favorire l'incremento del clock.